PP_SCLK
return amdgpu_dpm_print_clock_levels(adev, PP_SCLK, buf);
ret = amdgpu_dpm_force_clock_level(adev, PP_SCLK, mask);
case PP_SCLK:
case PP_SCLK:
case PP_SCLK:
case PP_SCLK:
smu7_force_clock_level(hwmgr, PP_SCLK, 1<<sclk_mask);
case PP_SCLK:
case PP_SCLK:
smu7_force_clock_level(hwmgr, PP_SCLK, 3 << (level-1));
smu7_force_clock_level(hwmgr, PP_SCLK, data->dpm_level_enable_mask.sclk_dpm_enable_mask);
case PP_SCLK:
case PP_SCLK:
case PP_SCLK:
vega10_force_clock_level(hwmgr, PP_SCLK, 1<<sclk_mask);
case PP_SCLK:
vega12_force_clock_level(hwmgr, PP_SCLK, 1 << sclk_mask);
case PP_SCLK:
case PP_SCLK:
case PP_SCLK:
vega20_force_clock_level(hwmgr, PP_SCLK, 1 << sclk_mask);
case PP_SCLK: